华为推出“LogicFolding”芯片设计技术,旨在不依赖单纯缩小晶体管制程,以缩小与竞争对手的差距。其核心思想是通过垂直堆叠活跃电路层,将关键信号路径“折叠”向上,从而缩短导线长度、减少寄生延迟并收紧时钟偏差,最终在不改变器件节点的情况下提升芯片频率。此技术并非传统3D封装,其深层创新在于将芯片拓扑结构本身变为一种性能缩放工具。华为指出,该技术能大幅压缩相邻触发器间的传播时间,收紧关键路径。预计其高端芯片将在2031年实现等效于14 Å(1.4 nm)工艺的晶体管密度。
What is LogicFolding? For circuit design, it aggressively compresses propagation time between adjacent flip-flops, tight...